[반도체] 시스템 반도체 설계 기본

Operating System

운영체제로 윈도우나 리눅스 같은 SW. 시스템 모니터링, 관리, 운영, 컴퓨터 HW들의 논리적 연결, 제어.

임베디드 시스템의 핵심요소로 실시간 처리를 위한 운영체제를 RTOS라 한다.

주요 기능은 작업의 스케쥴링 기능, 파일 및 장치의 관리, 인터럽트, 시그날, 프로세스간의 통신 관리, 가상메모리를 포함한 메모리 관리.

이러한 기능들을 처리하는 운영체제 내의 코드를 커널이라고 한다.

Instruction Set

그 processor가 인식할 수 있는 구조의 언어들로 어루어진 집합. processor 개발을 ISA (Instruction Set Architecture)라 한다.

Compiler

프로그램을 받아서 processor가 식별해서 수행할 수 있는 언어로 변환하는 기능.

Locality

Spatial Locality는 위치적으로 지역성이 있음을 나타내는 것. Temporal Locality는 시간적으로 지역성이 있음을 나타냄.

Cache

CPU에서 메인 memory에서 data를 가져올때 시간적 절약을 하기 위해 CPU와 메인 memory 사이에 위치하여 Cache를 통해 시간 절약.

Thread

processor가 수행하는 instruction sequence. 여러 thread를 부분적으로 수행하는 것을 multi thread single processor라 하고 여러 개의 processor를 통해 thread들을 나누어서 분담 수행하는 것을 multi thread multi processor라 한다.

Multi Core

Core 대신 Processor라고도 하며 여러 개의 CPU를 갖는 것이다. 병렬 처리로 인한 시스템의 성능 향상을 할 수 있다.

DSP 

analog를 digital로 변환하여 분석, 작업을 하고 다시 반대로 변환하는 모든 기술이다. DSP processor 구조에 있는 연산 구조 중 MAC (multiplier accumulator)는 곱셉과 덧셈을 하나의 HW 모듈로 만들어 1cycle에 수행한다.

Flash Memory

DRAM에 비해 데이터에 빨리 접근하며, 전력 소모 적고, data 집적도 높고, 무게 작고, 외부 요소에 대한 저항력이 좋다.

단점은 write 최대 회수에 제한이 있으며, write하고자 하는 block 전체를 update 해야해서 read에 비해 시간이 많이 걸린다.

반도체

전기저항률이 도체와 절연체의 중간 값을 취하는 물질이다. 대표적인 반도체로 MOS (Metal Oxide Semiconductor)가 있으며 전류 작동 방향에 따라 p-MOS, n-MOS로 나뉜다. 이 둘의 장점을 모아 만든 것이 CMOS (Complementary MOS)이다. MOS에서 channel은 source와 drain 사이의 간격을 말한다. channel의 간격이 00nm이 된다.

SOC (System On Chip)

전체의 시스템이 하나의 chip에 구현되는 설계 형태. HW와 SW의 조화가 중요하다.

Logic Gates

논리 수준의 기본 단위 회로. logic optimization을 통해 전력, timing, 면적 등에 최적화하게 설계한다.

Flip-Flop

1 bit 정보를 저장. clock의 edge가 변화하는 순간(rising, falling edge) 의 입력 값이 저장. edge-sensitive 저장 요소.

Latch 구조 보다 더 안정적으로 설계할 때 사용.

Latch

clock state가 1또는 0인 상태에서의 입력 값을 받아 저장. level sensitive 저장 요소. 

회로의 크기 작게, 저전력, analog 회로의 경우 사용.

Digital 설계

clock에 따른 설계. 정확한 timing 예측.

Analog 설계

clock signal이 없는 설계. 정교한 설계.

복합 설계

부분적으로 local clock을 이용한 설계.

Timing / Delay

Gate의 경우 입력에서 출력까지의 시간. Logic block의 경우 그 block의 가장 긴 지연시간

Latency

어떤 회로를 수행하는데 소요되는 clock cycle

Piplined 설계

설계가 두 개의 단계로 이루어져 부분적으로 시간차를 두고 동시에 수행하도록 설계.

Power

단위 시간 당 소모하는 전력 (Watt). Active Power는 Dynamic Power로 회로 작동 과정에서 소모되는 전력이다. Leakage Power는 Standby Power로 회로 작동과 무관하게 소모되는 전력이다. 

Register

여러 bit를 저장하는 메모리로 n개의 FF로 이루어진다.

RTL 설계

Logic 설계에서의 bit 단위 표현과는 달리 bit를 묶어 의미를 부여하는 word 단위로 설계를 표한하는 것.

FPGA (Field Programmable Gate Array)

논리 회로를 사용자가 의도한대로 설계, 작동하게 설정한 것.

IP (Intellectual Property)

설계 부품 정보. Soft IP는 HDL로 적혀진 설계. Firm IP는 합성이 이루어져 gate 수준의 최적화된 netlist 설계. Hard IP는 layout까지 최적으로 된 설계.

chip 

회로가 내장되어있는 덩어리. 작을수록, 얇을수록, 다기능일수록, 저전력일수록 좋다.

wafer  

반도체 제작에서 사용하는 재료. 많은 수의 동일한 chip을 찍는다.(이를 masking이라 한다)

chip 내부 

크게 반도체 transistor과 wire로 구성되어 있다. 여러 개의 block들을 chip에 설계를 하는 것을 physical design이라 한다.

설계자는 HDL (Hardware Description Language)을 통해 spec을 확인하며 VHDL과 Verilog가 많이 쓰인다. 이외에도 C++, SystemC, 

SystemVerilog 등이 있다.

HW 설계 과정

1. HW/SW partitioning : 특정 block이 HW로 어떤 block이 SW로 구현 될지를 결정한다.

2. RTL synthesis, High-Level synthesis : 각 block마다 필요한 HW 모듈을 할당하고 어떤 순서로 수행할지 구현한다.

3. Logic Design : block 전체를 하나의 큰 logic으로 보고 최적화를 수행하며, 주어진 timing을 만족하도록 한다.

4. 그 후 target library에 맞는 추가 최적화를 한다.

5. physical design을 통해 chip 상에 각 block들을 놓여진다.

6. wafer에 놓고 masking이 이루어진다. wafer를 보면 분리된 사각형이 있는데 이를 die라 한다.

7. 각 die에 packaging이 이루어져 주위를 싸고 input/output 핀을 붙인다. 이것을 chip이라 한다.

이러한 HW 설계는 일단 구현이 되면 오류시 교정에 시간과 비용이 들기 때문에 SW 모델링 (System Platform modeling)을 한다.

반도체 공정

반도체를 이용한 소자를 만들기 위한 과정이다. wafer 표면 연마, 산화 공정(wafer에 산화막을 입힘), 확산 및 이온주입 공정(특정 불순물을 주입하여 특정 영역을 형성), 사진식각 공정(wafer에 패턴을 형성하기 위해 빛을 쪼임), 금속 공정(전류를 인가할 수 있는 금속 단자를 만들어 줌) 등이 있다.

수율

투입 수에 대한 완성된 양품의 비율. Y(%) = (한 개의 wafer에서 작동되는 chip 수 / 한 개의 wafer에서 생산되는 chip 수) * 100 이다.

변이 (Variation)

Manufacturing Variation은 공정과정에서 증가된 변이다. Circuit Variation은 Manufacturing Variation에 의해 회로에 변이가 생기는 것이다.

MPW (Multi Project Wafer)

한 장의 wafer에 여러 종류의 design을 한 번에 제조해서 이것을 잘라 여러개의 동일 chip을 만든다.

Fabless

제조라인이 없는 것이다. 반도체 설계만 하고 제조는 FAB 회사에 맡기는 경우이다.

작성자 : 히더